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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _gc_9_4_3_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
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| 29 | // base address: 0x8000 |
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| 269 | |
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| 1822 | #define regVM_CONTEXT3_PAGE_TABLE_BASE_ADDR_HI32 0x08d2 |
|---|
| 1823 | #define regVM_CONTEXT3_PAGE_TABLE_BASE_ADDR_HI32_BASE_IDX 0 |
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| 1824 | #define regVM_CONTEXT4_PAGE_TABLE_BASE_ADDR_LO32 0x08d3 |
|---|
| 1825 | #define regVM_CONTEXT4_PAGE_TABLE_BASE_ADDR_LO32_BASE_IDX 0 |
|---|
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| 1833 | #define regVM_CONTEXT6_PAGE_TABLE_BASE_ADDR_LO32_BASE_IDX 0 |
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| 1865 | #define regVM_CONTEXT14_PAGE_TABLE_BASE_ADDR_LO32_BASE_IDX 0 |
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|---|
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| 1879 | #define regVM_CONTEXT1_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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|---|
| 1881 | #define regVM_CONTEXT2_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
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|---|
| 1883 | #define regVM_CONTEXT2_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1889 | #define regVM_CONTEXT4_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1891 | #define regVM_CONTEXT4_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1893 | #define regVM_CONTEXT5_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1895 | #define regVM_CONTEXT5_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1897 | #define regVM_CONTEXT6_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1898 | #define regVM_CONTEXT6_PAGE_TABLE_START_ADDR_HI32 0x08f8 |
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| 1899 | #define regVM_CONTEXT6_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1903 | #define regVM_CONTEXT7_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1905 | #define regVM_CONTEXT8_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1907 | #define regVM_CONTEXT8_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1908 | #define regVM_CONTEXT9_PAGE_TABLE_START_ADDR_LO32 0x08fd |
|---|
| 1909 | #define regVM_CONTEXT9_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1910 | #define regVM_CONTEXT9_PAGE_TABLE_START_ADDR_HI32 0x08fe |
|---|
| 1911 | #define regVM_CONTEXT9_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1912 | #define regVM_CONTEXT10_PAGE_TABLE_START_ADDR_LO32 0x08ff |
|---|
| 1913 | #define regVM_CONTEXT10_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
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|---|
| 1915 | #define regVM_CONTEXT10_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1916 | #define regVM_CONTEXT11_PAGE_TABLE_START_ADDR_LO32 0x0901 |
|---|
| 1917 | #define regVM_CONTEXT11_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1918 | #define regVM_CONTEXT11_PAGE_TABLE_START_ADDR_HI32 0x0902 |
|---|
| 1919 | #define regVM_CONTEXT11_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1920 | #define regVM_CONTEXT12_PAGE_TABLE_START_ADDR_LO32 0x0903 |
|---|
| 1921 | #define regVM_CONTEXT12_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1922 | #define regVM_CONTEXT12_PAGE_TABLE_START_ADDR_HI32 0x0904 |
|---|
| 1923 | #define regVM_CONTEXT12_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1924 | #define regVM_CONTEXT13_PAGE_TABLE_START_ADDR_LO32 0x0905 |
|---|
| 1925 | #define regVM_CONTEXT13_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1926 | #define regVM_CONTEXT13_PAGE_TABLE_START_ADDR_HI32 0x0906 |
|---|
| 1927 | #define regVM_CONTEXT13_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1928 | #define regVM_CONTEXT14_PAGE_TABLE_START_ADDR_LO32 0x0907 |
|---|
| 1929 | #define regVM_CONTEXT14_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1930 | #define regVM_CONTEXT14_PAGE_TABLE_START_ADDR_HI32 0x0908 |
|---|
| 1931 | #define regVM_CONTEXT14_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1932 | #define regVM_CONTEXT15_PAGE_TABLE_START_ADDR_LO32 0x0909 |
|---|
| 1933 | #define regVM_CONTEXT15_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
|---|
| 1934 | #define regVM_CONTEXT15_PAGE_TABLE_START_ADDR_HI32 0x090a |
|---|
| 1935 | #define regVM_CONTEXT15_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
|---|
| 1936 | #define regVM_CONTEXT0_PAGE_TABLE_END_ADDR_LO32 0x090b |
|---|
| 1937 | #define regVM_CONTEXT0_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1938 | #define regVM_CONTEXT0_PAGE_TABLE_END_ADDR_HI32 0x090c |
|---|
| 1939 | #define regVM_CONTEXT0_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1940 | #define regVM_CONTEXT1_PAGE_TABLE_END_ADDR_LO32 0x090d |
|---|
| 1941 | #define regVM_CONTEXT1_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1942 | #define regVM_CONTEXT1_PAGE_TABLE_END_ADDR_HI32 0x090e |
|---|
| 1943 | #define regVM_CONTEXT1_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1944 | #define regVM_CONTEXT2_PAGE_TABLE_END_ADDR_LO32 0x090f |
|---|
| 1945 | #define regVM_CONTEXT2_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1946 | #define regVM_CONTEXT2_PAGE_TABLE_END_ADDR_HI32 0x0910 |
|---|
| 1947 | #define regVM_CONTEXT2_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1948 | #define regVM_CONTEXT3_PAGE_TABLE_END_ADDR_LO32 0x0911 |
|---|
| 1949 | #define regVM_CONTEXT3_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1950 | #define regVM_CONTEXT3_PAGE_TABLE_END_ADDR_HI32 0x0912 |
|---|
| 1951 | #define regVM_CONTEXT3_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1952 | #define regVM_CONTEXT4_PAGE_TABLE_END_ADDR_LO32 0x0913 |
|---|
| 1953 | #define regVM_CONTEXT4_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1954 | #define regVM_CONTEXT4_PAGE_TABLE_END_ADDR_HI32 0x0914 |
|---|
| 1955 | #define regVM_CONTEXT4_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1956 | #define regVM_CONTEXT5_PAGE_TABLE_END_ADDR_LO32 0x0915 |
|---|
| 1957 | #define regVM_CONTEXT5_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1958 | #define regVM_CONTEXT5_PAGE_TABLE_END_ADDR_HI32 0x0916 |
|---|
| 1959 | #define regVM_CONTEXT5_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1960 | #define regVM_CONTEXT6_PAGE_TABLE_END_ADDR_LO32 0x0917 |
|---|
| 1961 | #define regVM_CONTEXT6_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1962 | #define regVM_CONTEXT6_PAGE_TABLE_END_ADDR_HI32 0x0918 |
|---|
| 1963 | #define regVM_CONTEXT6_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1964 | #define regVM_CONTEXT7_PAGE_TABLE_END_ADDR_LO32 0x0919 |
|---|
| 1965 | #define regVM_CONTEXT7_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1966 | #define regVM_CONTEXT7_PAGE_TABLE_END_ADDR_HI32 0x091a |
|---|
| 1967 | #define regVM_CONTEXT7_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1968 | #define regVM_CONTEXT8_PAGE_TABLE_END_ADDR_LO32 0x091b |
|---|
| 1969 | #define regVM_CONTEXT8_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1970 | #define regVM_CONTEXT8_PAGE_TABLE_END_ADDR_HI32 0x091c |
|---|
| 1971 | #define regVM_CONTEXT8_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1972 | #define regVM_CONTEXT9_PAGE_TABLE_END_ADDR_LO32 0x091d |
|---|
| 1973 | #define regVM_CONTEXT9_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1974 | #define regVM_CONTEXT9_PAGE_TABLE_END_ADDR_HI32 0x091e |
|---|
| 1975 | #define regVM_CONTEXT9_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1976 | #define regVM_CONTEXT10_PAGE_TABLE_END_ADDR_LO32 0x091f |
|---|
| 1977 | #define regVM_CONTEXT10_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1978 | #define regVM_CONTEXT10_PAGE_TABLE_END_ADDR_HI32 0x0920 |
|---|
| 1979 | #define regVM_CONTEXT10_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1980 | #define regVM_CONTEXT11_PAGE_TABLE_END_ADDR_LO32 0x0921 |
|---|
| 1981 | #define regVM_CONTEXT11_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1982 | #define regVM_CONTEXT11_PAGE_TABLE_END_ADDR_HI32 0x0922 |
|---|
| 1983 | #define regVM_CONTEXT11_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1984 | #define regVM_CONTEXT12_PAGE_TABLE_END_ADDR_LO32 0x0923 |
|---|
| 1985 | #define regVM_CONTEXT12_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1986 | #define regVM_CONTEXT12_PAGE_TABLE_END_ADDR_HI32 0x0924 |
|---|
| 1987 | #define regVM_CONTEXT12_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1988 | #define regVM_CONTEXT13_PAGE_TABLE_END_ADDR_LO32 0x0925 |
|---|
| 1989 | #define regVM_CONTEXT13_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1990 | #define regVM_CONTEXT13_PAGE_TABLE_END_ADDR_HI32 0x0926 |
|---|
| 1991 | #define regVM_CONTEXT13_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1992 | #define regVM_CONTEXT14_PAGE_TABLE_END_ADDR_LO32 0x0927 |
|---|
| 1993 | #define regVM_CONTEXT14_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1994 | #define regVM_CONTEXT14_PAGE_TABLE_END_ADDR_HI32 0x0928 |
|---|
| 1995 | #define regVM_CONTEXT14_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1996 | #define regVM_CONTEXT15_PAGE_TABLE_END_ADDR_LO32 0x0929 |
|---|
| 1997 | #define regVM_CONTEXT15_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
|---|
| 1998 | #define regVM_CONTEXT15_PAGE_TABLE_END_ADDR_HI32 0x092a |
|---|
| 1999 | #define regVM_CONTEXT15_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 2000 | |
|---|
| 2001 | |
|---|
| 2002 | // addressBlock: xcd0_gc_utcl2_vmsharedpfdec |
|---|
| 2003 | // base address: 0xa500 |
|---|
| 2004 | #define regMC_VM_NB_MMIOBASE 0x0940 |
|---|
| 2005 | #define regMC_VM_NB_MMIOBASE_BASE_IDX 0 |
|---|
| 2006 | #define regMC_VM_NB_MMIOLIMIT 0x0941 |
|---|
| 2007 | #define regMC_VM_NB_MMIOLIMIT_BASE_IDX 0 |
|---|
| 2008 | #define regMC_VM_NB_PCI_CTRL 0x0942 |
|---|
| 2009 | #define regMC_VM_NB_PCI_CTRL_BASE_IDX 0 |
|---|
| 2010 | #define regMC_VM_NB_PCI_ARB 0x0943 |
|---|
| 2011 | #define regMC_VM_NB_PCI_ARB_BASE_IDX 0 |
|---|
| 2012 | #define regMC_VM_NB_TOP_OF_DRAM_SLOT1 0x0944 |
|---|
| 2013 | #define regMC_VM_NB_TOP_OF_DRAM_SLOT1_BASE_IDX 0 |
|---|
| 2014 | #define regMC_VM_NB_LOWER_TOP_OF_DRAM2 0x0945 |
|---|
| 2015 | #define regMC_VM_NB_LOWER_TOP_OF_DRAM2_BASE_IDX 0 |
|---|
| 2016 | #define regMC_VM_NB_UPPER_TOP_OF_DRAM2 0x0946 |
|---|
| 2017 | #define regMC_VM_NB_UPPER_TOP_OF_DRAM2_BASE_IDX 0 |
|---|
| 2018 | #define regMC_VM_FB_OFFSET 0x0947 |
|---|
| 2019 | #define regMC_VM_FB_OFFSET_BASE_IDX 0 |
|---|
| 2020 | #define regMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_LSB 0x0948 |
|---|
| 2021 | #define regMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_LSB_BASE_IDX 0 |
|---|
| 2022 | #define regMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_MSB 0x0949 |
|---|
| 2023 | #define regMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_MSB_BASE_IDX 0 |
|---|
| 2024 | #define regMC_VM_STEERING 0x094a |
|---|
| 2025 | #define regMC_VM_STEERING_BASE_IDX 0 |
|---|
| 2026 | #define regMC_SHARED_VIRT_RESET_REQ 0x094b |
|---|
| 2027 | #define regMC_SHARED_VIRT_RESET_REQ_BASE_IDX 0 |
|---|
| 2028 | #define regMC_MEM_POWER_LS 0x094c |
|---|
| 2029 | #define regMC_MEM_POWER_LS_BASE_IDX 0 |
|---|
| 2030 | #define regMC_VM_CACHEABLE_DRAM_ADDRESS_START 0x094d |
|---|
| 2031 | #define regMC_VM_CACHEABLE_DRAM_ADDRESS_START_BASE_IDX 0 |
|---|
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| 2967 | #define regCP_ME2_PIPE1_INT_STATUS_BASE_IDX 0 |
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| 2973 | #define regCP_ME1_INT_STAT_DEBUG_BASE_IDX 0 |
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| 2977 | #define regCC_GC_EDC_CONFIG_BASE_IDX 0 |
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|---|
| 2981 | #define regCP_ME1_PIPE0_PRIORITY_BASE_IDX 0 |
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| 2987 | #define regCP_ME1_PIPE3_PRIORITY_BASE_IDX 0 |
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|---|
| 2991 | #define regCP_ME2_PIPE0_PRIORITY_BASE_IDX 0 |
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|---|
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|---|
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|---|
| 2995 | #define regCP_ME2_PIPE2_PRIORITY_BASE_IDX 0 |
|---|
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| 2997 | #define regCP_ME2_PIPE3_PRIORITY_BASE_IDX 0 |
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| 2998 | #define regCP_CE_PRGRM_CNTR_START 0x10a3 |
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| 3001 | #define regCP_PFP_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
| 3002 | #define regCP_ME_PRGRM_CNTR_START 0x10a5 |
|---|
| 3003 | #define regCP_ME_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
| 3004 | #define regCP_MEC1_PRGRM_CNTR_START 0x10a6 |
|---|
| 3005 | #define regCP_MEC1_PRGRM_CNTR_START_BASE_IDX 0 |
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| 3007 | #define regCP_MEC2_PRGRM_CNTR_START_BASE_IDX 0 |
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| 3008 | #define regCP_CE_INTR_ROUTINE_START 0x10a8 |
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| 3009 | #define regCP_CE_INTR_ROUTINE_START_BASE_IDX 0 |
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| 3012 | #define regCP_ME_INTR_ROUTINE_START 0x10aa |
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| 3013 | #define regCP_ME_INTR_ROUTINE_START_BASE_IDX 0 |
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| 3016 | #define regCP_MEC2_INTR_ROUTINE_START 0x10ac |
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| 3017 | #define regCP_MEC2_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
| 3018 | #define regCP_CONTEXT_CNTL 0x10ad |
|---|
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|---|
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|---|
| 3992 | #define regPA_SC_RASTER_CONFIG 0x00d4 |
|---|
| 3993 | #define regPA_SC_RASTER_CONFIG_BASE_IDX 1 |
|---|
| 3994 | #define regPA_SC_RASTER_CONFIG_1 0x00d5 |
|---|
| 3995 | #define regPA_SC_RASTER_CONFIG_1_BASE_IDX 1 |
|---|
| 3996 | #define regPA_SC_SCREEN_EXTENT_CONTROL 0x00d6 |
|---|
| 3997 | #define regPA_SC_SCREEN_EXTENT_CONTROL_BASE_IDX 1 |
|---|
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| 3999 | #define regPA_SC_TILE_STEERING_OVERRIDE_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 4003 | #define regCP_PIPEID_BASE_IDX 1 |
|---|
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|---|
| 4005 | #define regCP_RINGID_BASE_IDX 1 |
|---|
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|---|
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|---|
| 4008 | #define regPA_SC_RIGHT_VERT_GRID 0x00e8 |
|---|
| 4009 | #define regPA_SC_RIGHT_VERT_GRID_BASE_IDX 1 |
|---|
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|---|
| 4011 | #define regPA_SC_LEFT_VERT_GRID_BASE_IDX 1 |
|---|
| 4012 | #define regPA_SC_HORIZ_GRID 0x00ea |
|---|
| 4013 | #define regPA_SC_HORIZ_GRID_BASE_IDX 1 |
|---|
| 4014 | #define regVGT_MULTI_PRIM_IB_RESET_INDX 0x0103 |
|---|
| 4015 | #define regVGT_MULTI_PRIM_IB_RESET_INDX_BASE_IDX 1 |
|---|
| 4016 | #define regCB_BLEND_RED 0x0105 |
|---|
| 4017 | #define regCB_BLEND_RED_BASE_IDX 1 |
|---|
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| 4257 | #define regPA_CL_UCP_4_X_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4475 | #define regVGT_GROUP_VECT_0_FMT_CNTL_BASE_IDX 1 |
|---|
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|---|
| 4477 | #define regVGT_GROUP_VECT_1_FMT_CNTL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 4481 | #define regVGT_GS_ONCHIP_CNTL_BASE_IDX 1 |
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|---|
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|---|
| 4499 | #define regVGT_GSVS_RING_OFFSET_3_BASE_IDX 1 |
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|---|
| 4501 | #define regVGT_GS_OUT_PRIM_TYPE_BASE_IDX 1 |
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| 4503 | #define regIA_ENHANCE_BASE_IDX 1 |
|---|
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| 4505 | #define regVGT_DMA_SIZE_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 4725 | #define regCB_COLOR1_INFO_BASE_IDX 1 |
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|---|
| 4727 | #define regCB_COLOR1_ATTRIB_BASE_IDX 1 |
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|---|
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| 5351 | #define regWD_CNTL_SB_BUF_BASE_HI_BASE_IDX 1 |
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| 5353 | #define regWD_INDEX_BUF_BASE_BASE_IDX 1 |
|---|
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| 5371 | #define regPA_SC_SCREEN_EXTENT_MAX_1_BASE_IDX 1 |
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|---|
| 5373 | #define regPA_SC_P3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 5374 | #define regPA_SC_P3D_TRAP_SCREEN_H 0x22a1 |
|---|
| 5375 | #define regPA_SC_P3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
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|---|
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|---|
| 5378 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE 0x22a3 |
|---|
| 5379 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
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|---|
| 5381 | #define regPA_SC_P3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
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|---|
| 5383 | #define regPA_SC_HP3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 5384 | #define regPA_SC_HP3D_TRAP_SCREEN_H 0x22a9 |
|---|
| 5385 | #define regPA_SC_HP3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
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|---|
| 5388 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE 0x22ab |
|---|
| 5389 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 5390 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT 0x22ac |
|---|
| 5391 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
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|---|
| 5393 | #define regPA_SC_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 5394 | #define regPA_SC_TRAP_SCREEN_H 0x22b1 |
|---|
| 5395 | #define regPA_SC_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 5396 | #define regPA_SC_TRAP_SCREEN_V 0x22b2 |
|---|
| 5397 | #define regPA_SC_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
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|---|
| 5399 | #define regPA_SC_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 5400 | #define regPA_SC_TRAP_SCREEN_COUNT 0x22b4 |
|---|
| 5401 | #define regPA_SC_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5411 | #define regSQ_THREAD_TRACE_TOKEN_MASK_BASE_IDX 1 |
|---|
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|---|
| 5413 | #define regSQ_THREAD_TRACE_PERF_MASK_BASE_IDX 1 |
|---|
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|---|
| 5415 | #define regSQ_THREAD_TRACE_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5421 | #define regSQ_THREAD_TRACE_TOKEN_MASK2_BASE_IDX 1 |
|---|
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|---|
| 5423 | #define regSQ_THREAD_TRACE_WPTR_BASE_IDX 1 |
|---|
| 5424 | #define regSQ_THREAD_TRACE_STATUS 0x233a |
|---|
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|---|
| 5426 | #define regSQ_THREAD_TRACE_HIWATER 0x233b |
|---|
| 5427 | #define regSQ_THREAD_TRACE_HIWATER_BASE_IDX 1 |
|---|
| 5428 | #define regSQ_THREAD_TRACE_CNTR 0x233c |
|---|
| 5429 | #define regSQ_THREAD_TRACE_CNTR_BASE_IDX 1 |
|---|
| 5430 | #define regSQ_THREAD_TRACE_USERDATA_0 0x2340 |
|---|
| 5431 | #define regSQ_THREAD_TRACE_USERDATA_0_BASE_IDX 1 |
|---|
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|---|
| 5433 | #define regSQ_THREAD_TRACE_USERDATA_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5441 | #define regSQC_WRITEBACK_BASE_IDX 1 |
|---|
| 5442 | #define regDB_OCCLUSION_COUNT0_LOW 0x23c0 |
|---|
| 5443 | #define regDB_OCCLUSION_COUNT0_LOW_BASE_IDX 1 |
|---|
| 5444 | #define regDB_OCCLUSION_COUNT0_HI 0x23c1 |
|---|
| 5445 | #define regDB_OCCLUSION_COUNT0_HI_BASE_IDX 1 |
|---|
| 5446 | #define regDB_OCCLUSION_COUNT1_LOW 0x23c2 |
|---|
| 5447 | #define regDB_OCCLUSION_COUNT1_LOW_BASE_IDX 1 |
|---|
| 5448 | #define regDB_OCCLUSION_COUNT1_HI 0x23c3 |
|---|
| 5449 | #define regDB_OCCLUSION_COUNT1_HI_BASE_IDX 1 |
|---|
| 5450 | #define regDB_OCCLUSION_COUNT2_LOW 0x23c4 |
|---|
| 5451 | #define regDB_OCCLUSION_COUNT2_LOW_BASE_IDX 1 |
|---|
| 5452 | #define regDB_OCCLUSION_COUNT2_HI 0x23c5 |
|---|
| 5453 | #define regDB_OCCLUSION_COUNT2_HI_BASE_IDX 1 |
|---|
| 5454 | #define regDB_OCCLUSION_COUNT3_LOW 0x23c6 |
|---|
| 5455 | #define regDB_OCCLUSION_COUNT3_LOW_BASE_IDX 1 |
|---|
| 5456 | #define regDB_OCCLUSION_COUNT3_HI 0x23c7 |
|---|
| 5457 | #define regDB_OCCLUSION_COUNT3_HI_BASE_IDX 1 |
|---|
| 5458 | #define regDB_ZPASS_COUNT_LOW 0x23fe |
|---|
| 5459 | #define regDB_ZPASS_COUNT_LOW_BASE_IDX 1 |
|---|
| 5460 | #define regDB_ZPASS_COUNT_HI 0x23ff |
|---|
| 5461 | #define regDB_ZPASS_COUNT_HI_BASE_IDX 1 |
|---|
| 5462 | #define regGDS_RD_ADDR 0x2400 |
|---|
| 5463 | #define regGDS_RD_ADDR_BASE_IDX 1 |
|---|
| 5464 | #define regGDS_RD_DATA 0x2401 |
|---|
| 5465 | #define regGDS_RD_DATA_BASE_IDX 1 |
|---|
| 5466 | #define regGDS_RD_BURST_ADDR 0x2402 |
|---|
| 5467 | #define regGDS_RD_BURST_ADDR_BASE_IDX 1 |
|---|
| 5468 | #define regGDS_RD_BURST_COUNT 0x2403 |
|---|
| 5469 | #define regGDS_RD_BURST_COUNT_BASE_IDX 1 |
|---|
| 5470 | #define regGDS_RD_BURST_DATA 0x2404 |
|---|
| 5471 | #define regGDS_RD_BURST_DATA_BASE_IDX 1 |
|---|
| 5472 | #define regGDS_WR_ADDR 0x2405 |
|---|
| 5473 | #define regGDS_WR_ADDR_BASE_IDX 1 |
|---|
| 5474 | #define regGDS_WR_DATA 0x2406 |
|---|
| 5475 | #define regGDS_WR_DATA_BASE_IDX 1 |
|---|
| 5476 | #define regGDS_WR_BURST_ADDR 0x2407 |
|---|
| 5477 | #define regGDS_WR_BURST_ADDR_BASE_IDX 1 |
|---|
| 5478 | #define regGDS_WR_BURST_DATA 0x2408 |
|---|
| 5479 | #define regGDS_WR_BURST_DATA_BASE_IDX 1 |
|---|
| 5480 | #define regGDS_WRITE_COMPLETE 0x2409 |
|---|
| 5481 | #define regGDS_WRITE_COMPLETE_BASE_IDX 1 |
|---|
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|---|
| 5483 | #define regGDS_ATOM_CNTL_BASE_IDX 1 |
|---|
| 5484 | #define regGDS_ATOM_COMPLETE 0x240b |
|---|
| 5485 | #define regGDS_ATOM_COMPLETE_BASE_IDX 1 |
|---|
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|---|
| 5487 | #define regGDS_ATOM_BASE_BASE_IDX 1 |
|---|
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|---|
| 5489 | #define regGDS_ATOM_SIZE_BASE_IDX 1 |
|---|
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|---|
| 5491 | #define regGDS_ATOM_OFFSET0_BASE_IDX 1 |
|---|
| 5492 | #define regGDS_ATOM_OFFSET1 0x240f |
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|---|
| 6278 | #define regRLC_SPM_TCP_PERFMON_SAMPLE_DELAY 0x3c93 |
|---|
| 6279 | #define regRLC_SPM_TCP_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 6280 | #define regRLC_SPM_TA_PERFMON_SAMPLE_DELAY 0x3c94 |
|---|
| 6281 | #define regRLC_SPM_TA_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 6282 | #define regRLC_SPM_TD_PERFMON_SAMPLE_DELAY 0x3c95 |
|---|
| 6283 | #define regRLC_SPM_TD_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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|---|
| 6285 | #define regRLC_SPM_VGT_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 6313 | #define regRLC_GPU_IOV_PERF_CNT_WR_ADDR_BASE_IDX 1 |
|---|
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|---|
| 6315 | #define regRLC_GPU_IOV_PERF_CNT_WR_DATA_BASE_IDX 1 |
|---|
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|---|
| 6317 | #define regRLC_GPU_IOV_PERF_CNT_RD_ADDR_BASE_IDX 1 |
|---|
| 6318 | #define regRLC_GPU_IOV_PERF_CNT_RD_DATA 0x3cc7 |
|---|
| 6319 | #define regRLC_GPU_IOV_PERF_CNT_RD_DATA_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 6325 | #define regRMI_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 6341 | #define regATC_L2_PERFCOUNTER1_CFG_BASE_IDX 1 |
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|---|
| 6345 | |
|---|
| 6346 | // addressBlock: xcd0_gc_utcl2_vml2pldec |
|---|
| 6347 | // base address: 0x37518 |
|---|
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| 6353 | #define regMC_VM_L2_PERFCOUNTER2_CFG_BASE_IDX 1 |
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| 6359 | #define regMC_VM_L2_PERFCOUNTER5_CFG_BASE_IDX 1 |
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| 6365 | #define regMC_VM_L2_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
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| 6368 | // addressBlock: xcd0_gc_utcl2_l2tlbpldec |
|---|
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| 6382 | // addressBlock: xcd0_gc_gdflldec |
|---|
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|---|
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| 6390 | // addressBlock: xcd0_gc_rlcpdec |
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| 6391 | // base address: 0x3b000 |
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| 6395 | #define regRLC_CGCG_CGLS_CTRL_2_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 6400 | #define regRLC_MEM_SLP_CNTL 0x4c06 |
|---|
| 6401 | #define regRLC_MEM_SLP_CNTL_BASE_IDX 1 |
|---|
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| 6403 | #define regSMU_RLC_RESPONSE_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 6408 | #define regRLC_RLCV_COMMAND 0x4c0a |
|---|
| 6409 | #define regRLC_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 6410 | #define regRLC_REFCLOCK_TIMESTAMP_LSB 0x4c0c |
|---|
| 6411 | #define regRLC_REFCLOCK_TIMESTAMP_LSB_BASE_IDX 1 |
|---|
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|---|
| 6413 | #define regRLC_REFCLOCK_TIMESTAMP_MSB_BASE_IDX 1 |
|---|
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|---|
| 6415 | #define regRLC_GPM_TIMER_INT_0_BASE_IDX 1 |
|---|
| 6416 | #define regRLC_GPM_TIMER_INT_1 0x4c0f |
|---|
| 6417 | #define regRLC_GPM_TIMER_INT_1_BASE_IDX 1 |
|---|
| 6418 | #define regRLC_GPM_TIMER_INT_2 0x4c10 |
|---|
| 6419 | #define regRLC_GPM_TIMER_INT_2_BASE_IDX 1 |
|---|
| 6420 | #define regRLC_GPM_TIMER_CTRL 0x4c11 |
|---|
| 6421 | #define regRLC_GPM_TIMER_CTRL_BASE_IDX 1 |
|---|
| 6422 | #define regRLC_LB_CNTR_MAX 0x4c12 |
|---|
| 6423 | #define regRLC_LB_CNTR_MAX_BASE_IDX 1 |
|---|
| 6424 | #define regRLC_GPM_TIMER_STAT 0x4c13 |
|---|
| 6425 | #define regRLC_GPM_TIMER_STAT_BASE_IDX 1 |
|---|
| 6426 | #define regRLC_GPM_TIMER_INT_3 0x4c15 |
|---|
| 6427 | #define regRLC_GPM_TIMER_INT_3_BASE_IDX 1 |
|---|
| 6428 | #define regRLC_SERDES_WR_NONCU_MASTER_MASK_1 0x4c16 |
|---|
| 6429 | #define regRLC_SERDES_WR_NONCU_MASTER_MASK_1_BASE_IDX 1 |
|---|
| 6430 | #define regRLC_SERDES_NONCU_MASTER_BUSY_1 0x4c17 |
|---|
| 6431 | #define regRLC_SERDES_NONCU_MASTER_BUSY_1_BASE_IDX 1 |
|---|
| 6432 | #define regRLC_INT_STAT 0x4c18 |
|---|
| 6433 | #define regRLC_INT_STAT_BASE_IDX 1 |
|---|
| 6434 | #define regRLC_LB_CNTL 0x4c19 |
|---|
| 6435 | #define regRLC_LB_CNTL_BASE_IDX 1 |
|---|
| 6436 | #define regRLC_MGCG_CTRL 0x4c1a |
|---|
| 6437 | #define regRLC_MGCG_CTRL_BASE_IDX 1 |
|---|
| 6438 | #define regRLC_LB_CNTR_INIT 0x4c1b |
|---|
| 6439 | #define regRLC_LB_CNTR_INIT_BASE_IDX 1 |
|---|
| 6440 | #define regRLC_LOAD_BALANCE_CNTR 0x4c1c |
|---|
| 6441 | #define regRLC_LOAD_BALANCE_CNTR_BASE_IDX 1 |
|---|
| 6442 | #define regRLC_JUMP_TABLE_RESTORE 0x4c1e |
|---|
| 6443 | #define regRLC_JUMP_TABLE_RESTORE_BASE_IDX 1 |
|---|
| 6444 | #define regRLC_PG_DELAY_2 0x4c1f |
|---|
| 6445 | #define regRLC_PG_DELAY_2_BASE_IDX 1 |
|---|
| 6446 | #define regRLC_GPU_CLOCK_COUNT_LSB 0x4c24 |
|---|
| 6447 | #define regRLC_GPU_CLOCK_COUNT_LSB_BASE_IDX 1 |
|---|
| 6448 | #define regRLC_GPU_CLOCK_COUNT_MSB 0x4c25 |
|---|
| 6449 | #define regRLC_GPU_CLOCK_COUNT_MSB_BASE_IDX 1 |
|---|
| 6450 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT 0x4c26 |
|---|
| 6451 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_BASE_IDX 1 |
|---|
| 6452 | #define regRLC_UCODE_CNTL 0x4c27 |
|---|
| 6453 | #define regRLC_UCODE_CNTL_BASE_IDX 1 |
|---|
| 6454 | #define regRLC_GPM_THREAD_RESET 0x4c28 |
|---|
| 6455 | #define regRLC_GPM_THREAD_RESET_BASE_IDX 1 |
|---|
| 6456 | #define regRLC_GPM_CP_DMA_COMPLETE_T0 0x4c29 |
|---|
| 6457 | #define regRLC_GPM_CP_DMA_COMPLETE_T0_BASE_IDX 1 |
|---|
| 6458 | #define regRLC_GPM_CP_DMA_COMPLETE_T1 0x4c2a |
|---|
| 6459 | #define regRLC_GPM_CP_DMA_COMPLETE_T1_BASE_IDX 1 |
|---|
| 6460 | #define regRLC_FIREWALL_VIOLATION 0x4c2b |
|---|
| 6461 | #define regRLC_FIREWALL_VIOLATION_BASE_IDX 1 |
|---|
| 6462 | #define regRLC_CLK_COUNT_GFXCLK_LSB 0x4c30 |
|---|
| 6463 | #define regRLC_CLK_COUNT_GFXCLK_LSB_BASE_IDX 1 |
|---|
| 6464 | #define regRLC_CLK_COUNT_GFXCLK_MSB 0x4c31 |
|---|
| 6465 | #define regRLC_CLK_COUNT_GFXCLK_MSB_BASE_IDX 1 |
|---|
| 6466 | #define regRLC_CLK_COUNT_REFCLK_LSB 0x4c32 |
|---|
| 6467 | #define regRLC_CLK_COUNT_REFCLK_LSB_BASE_IDX 1 |
|---|
| 6468 | #define regRLC_CLK_COUNT_REFCLK_MSB 0x4c33 |
|---|
| 6469 | #define regRLC_CLK_COUNT_REFCLK_MSB_BASE_IDX 1 |
|---|
| 6470 | #define regRLC_CLK_COUNT_CTRL 0x4c34 |
|---|
| 6471 | #define regRLC_CLK_COUNT_CTRL_BASE_IDX 1 |
|---|
| 6472 | #define regRLC_CLK_COUNT_STAT 0x4c35 |
|---|
| 6473 | #define regRLC_CLK_COUNT_STAT_BASE_IDX 1 |
|---|
| 6474 | #define regRLC_GPM_STAT 0x4c40 |
|---|
| 6475 | #define regRLC_GPM_STAT_BASE_IDX 1 |
|---|
| 6476 | #define regRLC_GPU_CLOCK_32_RES_SEL 0x4c41 |
|---|
| 6477 | #define regRLC_GPU_CLOCK_32_RES_SEL_BASE_IDX 1 |
|---|
| 6478 | #define regRLC_GPU_CLOCK_32 0x4c42 |
|---|
| 6479 | #define regRLC_GPU_CLOCK_32_BASE_IDX 1 |
|---|
| 6480 | #define regRLC_PG_CNTL 0x4c43 |
|---|
| 6481 | #define regRLC_PG_CNTL_BASE_IDX 1 |
|---|
| 6482 | #define regRLC_GPM_THREAD_PRIORITY 0x4c44 |
|---|
| 6483 | #define regRLC_GPM_THREAD_PRIORITY_BASE_IDX 1 |
|---|
| 6484 | #define regRLC_GPM_THREAD_ENABLE 0x4c45 |
|---|
| 6485 | #define regRLC_GPM_THREAD_ENABLE_BASE_IDX 1 |
|---|
| 6486 | #define regRLC_CGTT_MGCG_OVERRIDE 0x4c48 |
|---|
| 6487 | #define regRLC_CGTT_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
| 6488 | #define regRLC_CGCG_CGLS_CTRL 0x4c49 |
|---|
| 6489 | #define regRLC_CGCG_CGLS_CTRL_BASE_IDX 1 |
|---|
| 6490 | #define regRLC_CGCG_RAMP_CTRL 0x4c4a |
|---|
| 6491 | #define regRLC_CGCG_RAMP_CTRL_BASE_IDX 1 |
|---|
| 6492 | #define regRLC_DYN_PG_STATUS 0x4c4b |
|---|
| 6493 | #define regRLC_DYN_PG_STATUS_BASE_IDX 1 |
|---|
| 6494 | #define regRLC_DYN_PG_REQUEST 0x4c4c |
|---|
| 6495 | #define regRLC_DYN_PG_REQUEST_BASE_IDX 1 |
|---|
| 6496 | #define regRLC_PG_DELAY 0x4c4d |
|---|
| 6497 | #define regRLC_PG_DELAY_BASE_IDX 1 |
|---|
| 6498 | #define regRLC_CU_STATUS 0x4c4e |
|---|
| 6499 | #define regRLC_CU_STATUS_BASE_IDX 1 |
|---|
| 6500 | #define regRLC_LB_INIT_CU_MASK 0x4c4f |
|---|
| 6501 | #define regRLC_LB_INIT_CU_MASK_BASE_IDX 1 |
|---|
| 6502 | #define regRLC_LB_ALWAYS_ACTIVE_CU_MASK 0x4c50 |
|---|
| 6503 | #define regRLC_LB_ALWAYS_ACTIVE_CU_MASK_BASE_IDX 1 |
|---|
| 6504 | #define regRLC_LB_PARAMS 0x4c51 |
|---|
| 6505 | #define regRLC_LB_PARAMS_BASE_IDX 1 |
|---|
| 6506 | #define regRLC_THREAD1_DELAY 0x4c52 |
|---|
| 6507 | #define regRLC_THREAD1_DELAY_BASE_IDX 1 |
|---|
| 6508 | #define regRLC_PG_ALWAYS_ON_CU_MASK 0x4c53 |
|---|
| 6509 | #define regRLC_PG_ALWAYS_ON_CU_MASK_BASE_IDX 1 |
|---|
| 6510 | #define regRLC_MAX_PG_CU 0x4c54 |
|---|
| 6511 | #define regRLC_MAX_PG_CU_BASE_IDX 1 |
|---|
| 6512 | #define regRLC_AUTO_PG_CTRL 0x4c55 |
|---|
| 6513 | #define regRLC_AUTO_PG_CTRL_BASE_IDX 1 |
|---|
| 6514 | #define regRLC_SMU_GRBM_REG_SAVE_CTRL 0x4c56 |
|---|
| 6515 | #define regRLC_SMU_GRBM_REG_SAVE_CTRL_BASE_IDX 1 |
|---|
| 6516 | #define regRLC_SERDES_RD_PENDING 0x4c58 |
|---|
| 6517 | #define regRLC_SERDES_RD_PENDING_BASE_IDX 1 |
|---|
| 6518 | #define regRLC_SERDES_RD_MASTER_INDEX 0x4c59 |
|---|
| 6519 | #define regRLC_SERDES_RD_MASTER_INDEX_BASE_IDX 1 |
|---|
| 6520 | #define regRLC_SERDES_RD_DATA_0 0x4c5a |
|---|
| 6521 | #define regRLC_SERDES_RD_DATA_0_BASE_IDX 1 |
|---|
| 6522 | #define regRLC_SERDES_RD_DATA_1 0x4c5b |
|---|
| 6523 | #define regRLC_SERDES_RD_DATA_1_BASE_IDX 1 |
|---|
| 6524 | #define regRLC_SERDES_RD_DATA_2 0x4c5c |
|---|
| 6525 | #define regRLC_SERDES_RD_DATA_2_BASE_IDX 1 |
|---|
| 6526 | #define regRLC_SERDES_WR_CU_MASTER_MASK 0x4c5d |
|---|
| 6527 | #define regRLC_SERDES_WR_CU_MASTER_MASK_BASE_IDX 1 |
|---|
| 6528 | #define regRLC_SERDES_WR_NONCU_MASTER_MASK 0x4c5e |
|---|
| 6529 | #define regRLC_SERDES_WR_NONCU_MASTER_MASK_BASE_IDX 1 |
|---|
| 6530 | #define regRLC_SERDES_WR_CTRL 0x4c5f |
|---|
| 6531 | #define regRLC_SERDES_WR_CTRL_BASE_IDX 1 |
|---|
| 6532 | #define regRLC_SERDES_WR_DATA 0x4c60 |
|---|
| 6533 | #define regRLC_SERDES_WR_DATA_BASE_IDX 1 |
|---|
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|---|
| 6535 | #define regRLC_SERDES_CU_MASTER_BUSY_BASE_IDX 1 |
|---|
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|---|
| 6537 | #define regRLC_SERDES_NONCU_MASTER_BUSY_BASE_IDX 1 |
|---|
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|---|
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|---|
| 6540 | #define regRLC_GPM_GENERAL_1 0x4c64 |
|---|
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|---|
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|---|
| 6543 | #define regRLC_GPM_GENERAL_2_BASE_IDX 1 |
|---|
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|---|
| 6545 | #define regRLC_GPM_GENERAL_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 6549 | #define regRLC_GPM_GENERAL_5_BASE_IDX 1 |
|---|
| 6550 | #define regRLC_GPM_GENERAL_6 0x4c69 |
|---|
| 6551 | #define regRLC_GPM_GENERAL_6_BASE_IDX 1 |
|---|
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|---|
| 6553 | #define regRLC_GPM_GENERAL_7_BASE_IDX 1 |
|---|
| 6554 | #define regRLC_GPM_SCRATCH_ADDR 0x4c6c |
|---|
| 6555 | #define regRLC_GPM_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 6556 | #define regRLC_GPM_SCRATCH_DATA 0x4c6d |
|---|
| 6557 | #define regRLC_GPM_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 6558 | #define regRLC_STATIC_PG_STATUS 0x4c6e |
|---|
| 6559 | #define regRLC_STATIC_PG_STATUS_BASE_IDX 1 |
|---|
| 6560 | #define regRLC_SPM_MC_CNTL 0x4c71 |
|---|
| 6561 | #define regRLC_SPM_MC_CNTL_BASE_IDX 1 |
|---|
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|---|
| 6563 | #define regRLC_SPM_INT_CNTL_BASE_IDX 1 |
|---|
| 6564 | #define regRLC_SPM_INT_STATUS 0x4c73 |
|---|
| 6565 | #define regRLC_SPM_INT_STATUS_BASE_IDX 1 |
|---|
| 6566 | #define regRLC_SMU_MESSAGE 0x4c76 |
|---|
| 6567 | #define regRLC_SMU_MESSAGE_BASE_IDX 1 |
|---|
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|---|
| 6569 | #define regRLC_GPM_LOG_SIZE_BASE_IDX 1 |
|---|
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|---|
| 6571 | #define regRLC_PG_DELAY_3_BASE_IDX 1 |
|---|
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|---|
| 6573 | #define regRLC_GPR_REG1_BASE_IDX 1 |
|---|
| 6574 | #define regRLC_GPR_REG2 0x4c7a |
|---|
| 6575 | #define regRLC_GPR_REG2_BASE_IDX 1 |
|---|
| 6576 | #define regRLC_GPM_LOG_CONT 0x4c7b |
|---|
| 6577 | #define regRLC_GPM_LOG_CONT_BASE_IDX 1 |
|---|
| 6578 | #define regRLC_GPM_INT_DISABLE_TH0 0x4c7c |
|---|
| 6579 | #define regRLC_GPM_INT_DISABLE_TH0_BASE_IDX 1 |
|---|
| 6580 | #define regRLC_GPM_INT_FORCE_TH0 0x4c7e |
|---|
| 6581 | #define regRLC_GPM_INT_FORCE_TH0_BASE_IDX 1 |
|---|
| 6582 | #define regRLC_GPM_INT_FORCE_TH1 0x4c7f |
|---|
| 6583 | #define regRLC_GPM_INT_FORCE_TH1_BASE_IDX 1 |
|---|
| 6584 | #define regRLC_SRM_CNTL 0x4c80 |
|---|
| 6585 | #define regRLC_SRM_CNTL_BASE_IDX 1 |
|---|
| 6586 | #define regRLC_SRM_ARAM_ADDR 0x4c83 |
|---|
| 6587 | #define regRLC_SRM_ARAM_ADDR_BASE_IDX 1 |
|---|
| 6588 | #define regRLC_SRM_ARAM_DATA 0x4c84 |
|---|
| 6589 | #define regRLC_SRM_ARAM_DATA_BASE_IDX 1 |
|---|
| 6590 | #define regRLC_SRM_DRAM_ADDR 0x4c85 |
|---|
| 6591 | #define regRLC_SRM_DRAM_ADDR_BASE_IDX 1 |
|---|
| 6592 | #define regRLC_SRM_DRAM_DATA 0x4c86 |
|---|
| 6593 | #define regRLC_SRM_DRAM_DATA_BASE_IDX 1 |
|---|
| 6594 | #define regRLC_SRM_GPM_COMMAND 0x4c87 |
|---|
| 6595 | #define regRLC_SRM_GPM_COMMAND_BASE_IDX 1 |
|---|
| 6596 | #define regRLC_SRM_GPM_COMMAND_STATUS 0x4c88 |
|---|
| 6597 | #define regRLC_SRM_GPM_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 6598 | #define regRLC_SRM_RLCV_COMMAND 0x4c89 |
|---|
| 6599 | #define regRLC_SRM_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 6600 | #define regRLC_SRM_RLCV_COMMAND_STATUS 0x4c8a |
|---|
| 6601 | #define regRLC_SRM_RLCV_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 6602 | #define regRLC_SRM_INDEX_CNTL_ADDR_0 0x4c8b |
|---|
| 6603 | #define regRLC_SRM_INDEX_CNTL_ADDR_0_BASE_IDX 1 |
|---|
| 6604 | #define regRLC_SRM_INDEX_CNTL_ADDR_1 0x4c8c |
|---|
| 6605 | #define regRLC_SRM_INDEX_CNTL_ADDR_1_BASE_IDX 1 |
|---|
| 6606 | #define regRLC_SRM_INDEX_CNTL_ADDR_2 0x4c8d |
|---|
| 6607 | #define regRLC_SRM_INDEX_CNTL_ADDR_2_BASE_IDX 1 |
|---|
| 6608 | #define regRLC_SRM_INDEX_CNTL_ADDR_3 0x4c8e |
|---|
| 6609 | #define regRLC_SRM_INDEX_CNTL_ADDR_3_BASE_IDX 1 |
|---|
| 6610 | #define regRLC_SRM_INDEX_CNTL_ADDR_4 0x4c8f |
|---|
| 6611 | #define regRLC_SRM_INDEX_CNTL_ADDR_4_BASE_IDX 1 |
|---|
| 6612 | #define regRLC_SRM_INDEX_CNTL_ADDR_5 0x4c90 |
|---|
| 6613 | #define regRLC_SRM_INDEX_CNTL_ADDR_5_BASE_IDX 1 |
|---|
| 6614 | #define regRLC_SRM_INDEX_CNTL_ADDR_6 0x4c91 |
|---|
| 6615 | #define regRLC_SRM_INDEX_CNTL_ADDR_6_BASE_IDX 1 |
|---|
| 6616 | #define regRLC_SRM_INDEX_CNTL_ADDR_7 0x4c92 |
|---|
| 6617 | #define regRLC_SRM_INDEX_CNTL_ADDR_7_BASE_IDX 1 |
|---|
| 6618 | #define regRLC_SRM_INDEX_CNTL_DATA_0 0x4c93 |
|---|
| 6619 | #define regRLC_SRM_INDEX_CNTL_DATA_0_BASE_IDX 1 |
|---|
| 6620 | #define regRLC_SRM_INDEX_CNTL_DATA_1 0x4c94 |
|---|
| 6621 | #define regRLC_SRM_INDEX_CNTL_DATA_1_BASE_IDX 1 |
|---|
| 6622 | #define regRLC_SRM_INDEX_CNTL_DATA_2 0x4c95 |
|---|
| 6623 | #define regRLC_SRM_INDEX_CNTL_DATA_2_BASE_IDX 1 |
|---|
| 6624 | #define regRLC_SRM_INDEX_CNTL_DATA_3 0x4c96 |
|---|
| 6625 | #define regRLC_SRM_INDEX_CNTL_DATA_3_BASE_IDX 1 |
|---|
| 6626 | #define regRLC_SRM_INDEX_CNTL_DATA_4 0x4c97 |
|---|
| 6627 | #define regRLC_SRM_INDEX_CNTL_DATA_4_BASE_IDX 1 |
|---|
| 6628 | #define regRLC_SRM_INDEX_CNTL_DATA_5 0x4c98 |
|---|
| 6629 | #define regRLC_SRM_INDEX_CNTL_DATA_5_BASE_IDX 1 |
|---|
| 6630 | #define regRLC_SRM_INDEX_CNTL_DATA_6 0x4c99 |
|---|
| 6631 | #define regRLC_SRM_INDEX_CNTL_DATA_6_BASE_IDX 1 |
|---|
| 6632 | #define regRLC_SRM_INDEX_CNTL_DATA_7 0x4c9a |
|---|
| 6633 | #define regRLC_SRM_INDEX_CNTL_DATA_7_BASE_IDX 1 |
|---|
| 6634 | #define regRLC_SRM_STAT 0x4c9b |
|---|
| 6635 | #define regRLC_SRM_STAT_BASE_IDX 1 |
|---|
| 6636 | #define regRLC_SRM_GPM_ABORT 0x4c9c |
|---|
| 6637 | #define regRLC_SRM_GPM_ABORT_BASE_IDX 1 |
|---|
| 6638 | #define regRLC_CSIB_ADDR_LO 0x4ca2 |
|---|
| 6639 | #define regRLC_CSIB_ADDR_LO_BASE_IDX 1 |
|---|
| 6640 | #define regRLC_CSIB_ADDR_HI 0x4ca3 |
|---|
| 6641 | #define regRLC_CSIB_ADDR_HI_BASE_IDX 1 |
|---|
| 6642 | #define regRLC_CSIB_LENGTH 0x4ca4 |
|---|
| 6643 | #define regRLC_CSIB_LENGTH_BASE_IDX 1 |
|---|
| 6644 | #define regRLC_SMU_COMMAND 0x4ca9 |
|---|
| 6645 | #define regRLC_SMU_COMMAND_BASE_IDX 1 |
|---|
| 6646 | #define regRLC_CP_SCHEDULERS 0x4caa |
|---|
| 6647 | #define regRLC_CP_SCHEDULERS_BASE_IDX 1 |
|---|
| 6648 | #define regRLC_SMU_ARGUMENT_1 0x4cab |
|---|
| 6649 | #define regRLC_SMU_ARGUMENT_1_BASE_IDX 1 |
|---|
| 6650 | #define regRLC_SMU_ARGUMENT_2 0x4cac |
|---|
| 6651 | #define regRLC_SMU_ARGUMENT_2_BASE_IDX 1 |
|---|
| 6652 | #define regRLC_GPM_GENERAL_8 0x4cad |
|---|
| 6653 | #define regRLC_GPM_GENERAL_8_BASE_IDX 1 |
|---|
| 6654 | #define regRLC_GPM_GENERAL_9 0x4cae |
|---|
| 6655 | #define regRLC_GPM_GENERAL_9_BASE_IDX 1 |
|---|
| 6656 | #define regRLC_GPM_GENERAL_10 0x4caf |
|---|
| 6657 | #define regRLC_GPM_GENERAL_10_BASE_IDX 1 |
|---|
| 6658 | #define regRLC_GPM_GENERAL_11 0x4cb0 |
|---|
| 6659 | #define regRLC_GPM_GENERAL_11_BASE_IDX 1 |
|---|
| 6660 | #define regRLC_GPM_GENERAL_12 0x4cb1 |
|---|
| 6661 | #define regRLC_GPM_GENERAL_12_BASE_IDX 1 |
|---|
| 6662 | #define regRLC_GPM_UTCL1_CNTL_0 0x4cb2 |
|---|
| 6663 | #define regRLC_GPM_UTCL1_CNTL_0_BASE_IDX 1 |
|---|
| 6664 | #define regRLC_GPM_UTCL1_CNTL_1 0x4cb3 |
|---|
| 6665 | #define regRLC_GPM_UTCL1_CNTL_1_BASE_IDX 1 |
|---|
| 6666 | #define regRLC_GPM_UTCL1_CNTL_2 0x4cb4 |
|---|
| 6667 | #define regRLC_GPM_UTCL1_CNTL_2_BASE_IDX 1 |
|---|
| 6668 | #define regRLC_SPM_UTCL1_CNTL 0x4cb5 |
|---|
| 6669 | #define regRLC_SPM_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 6670 | #define regRLC_UTCL1_STATUS_2 0x4cb6 |
|---|
| 6671 | #define regRLC_UTCL1_STATUS_2_BASE_IDX 1 |
|---|
| 6672 | #define regRLC_LB_THR_CONFIG_2 0x4cb8 |
|---|
| 6673 | #define regRLC_LB_THR_CONFIG_2_BASE_IDX 1 |
|---|
| 6674 | #define regRLC_LB_THR_CONFIG_3 0x4cb9 |
|---|
| 6675 | #define regRLC_LB_THR_CONFIG_3_BASE_IDX 1 |
|---|
| 6676 | #define regRLC_LB_THR_CONFIG_4 0x4cba |
|---|
| 6677 | #define regRLC_LB_THR_CONFIG_4_BASE_IDX 1 |
|---|
| 6678 | #define regRLC_SPM_UTCL1_ERROR_1 0x4cbc |
|---|
| 6679 | #define regRLC_SPM_UTCL1_ERROR_1_BASE_IDX 1 |
|---|
| 6680 | #define regRLC_SPM_UTCL1_ERROR_2 0x4cbd |
|---|
| 6681 | #define regRLC_SPM_UTCL1_ERROR_2_BASE_IDX 1 |
|---|
| 6682 | #define regRLC_GPM_UTCL1_TH0_ERROR_1 0x4cbe |
|---|
| 6683 | #define regRLC_GPM_UTCL1_TH0_ERROR_1_BASE_IDX 1 |
|---|
| 6684 | #define regRLC_LB_THR_CONFIG_1 0x4cbf |
|---|
| 6685 | #define regRLC_LB_THR_CONFIG_1_BASE_IDX 1 |
|---|
| 6686 | #define regRLC_GPM_UTCL1_TH0_ERROR_2 0x4cc0 |
|---|
| 6687 | #define regRLC_GPM_UTCL1_TH0_ERROR_2_BASE_IDX 1 |
|---|
| 6688 | #define regRLC_GPM_UTCL1_TH1_ERROR_1 0x4cc1 |
|---|
| 6689 | #define regRLC_GPM_UTCL1_TH1_ERROR_1_BASE_IDX 1 |
|---|
| 6690 | #define regRLC_GPM_UTCL1_TH1_ERROR_2 0x4cc2 |
|---|
| 6691 | #define regRLC_GPM_UTCL1_TH1_ERROR_2_BASE_IDX 1 |
|---|
| 6692 | #define regRLC_GPM_UTCL1_TH2_ERROR_1 0x4cc3 |
|---|
| 6693 | #define regRLC_GPM_UTCL1_TH2_ERROR_1_BASE_IDX 1 |
|---|
| 6694 | #define regRLC_GPM_UTCL1_TH2_ERROR_2 0x4cc4 |
|---|
| 6695 | #define regRLC_GPM_UTCL1_TH2_ERROR_2_BASE_IDX 1 |
|---|
| 6696 | #define regRLC_SEMAPHORE_0 0x4cc7 |
|---|
| 6697 | #define regRLC_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 6698 | #define regRLC_SEMAPHORE_1 0x4cc8 |
|---|
| 6699 | #define regRLC_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 6700 | #define regRLC_CP_EOF_INT 0x4cca |
|---|
| 6701 | #define regRLC_CP_EOF_INT_BASE_IDX 1 |
|---|
| 6702 | #define regRLC_CP_EOF_INT_CNT 0x4ccb |
|---|
| 6703 | #define regRLC_CP_EOF_INT_CNT_BASE_IDX 1 |
|---|
| 6704 | #define regRLC_SPARE_INT 0x4ccc |
|---|
| 6705 | #define regRLC_SPARE_INT_BASE_IDX 1 |
|---|
| 6706 | #define regRLC_PREWALKER_UTCL1_CNTL 0x4ccd |
|---|
| 6707 | #define regRLC_PREWALKER_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 6708 | #define regRLC_PREWALKER_UTCL1_TRIG 0x4cce |
|---|
| 6709 | #define regRLC_PREWALKER_UTCL1_TRIG_BASE_IDX 1 |
|---|
| 6710 | #define regRLC_PREWALKER_UTCL1_ADDR_LSB 0x4ccf |
|---|
| 6711 | #define regRLC_PREWALKER_UTCL1_ADDR_LSB_BASE_IDX 1 |
|---|
| 6712 | #define regRLC_PREWALKER_UTCL1_ADDR_MSB 0x4cd0 |
|---|
| 6713 | #define regRLC_PREWALKER_UTCL1_ADDR_MSB_BASE_IDX 1 |
|---|
| 6714 | #define regRLC_PREWALKER_UTCL1_SIZE_LSB 0x4cd1 |
|---|
| 6715 | #define regRLC_PREWALKER_UTCL1_SIZE_LSB_BASE_IDX 1 |
|---|
| 6716 | #define regRLC_PREWALKER_UTCL1_SIZE_MSB 0x4cd2 |
|---|
| 6717 | #define regRLC_PREWALKER_UTCL1_SIZE_MSB_BASE_IDX 1 |
|---|
| 6718 | #define regRLC_DSM_TRIG 0x4cd3 |
|---|
| 6719 | #define regRLC_DSM_TRIG_BASE_IDX 1 |
|---|
| 6720 | #define regRLC_UTCL1_STATUS 0x4cd4 |
|---|
| 6721 | #define regRLC_UTCL1_STATUS_BASE_IDX 1 |
|---|
| 6722 | #define regRLC_R2I_CNTL_0 0x4cd5 |
|---|
| 6723 | #define regRLC_R2I_CNTL_0_BASE_IDX 1 |
|---|
| 6724 | #define regRLC_R2I_CNTL_1 0x4cd6 |
|---|
| 6725 | #define regRLC_R2I_CNTL_1_BASE_IDX 1 |
|---|
| 6726 | #define regRLC_R2I_CNTL_2 0x4cd7 |
|---|
| 6727 | #define regRLC_R2I_CNTL_2_BASE_IDX 1 |
|---|
| 6728 | #define regRLC_R2I_CNTL_3 0x4cd8 |
|---|
| 6729 | #define regRLC_R2I_CNTL_3_BASE_IDX 1 |
|---|
| 6730 | #define regRLC_UTCL2_CNTL 0x4cd9 |
|---|
| 6731 | #define regRLC_UTCL2_CNTL_BASE_IDX 1 |
|---|
| 6732 | #define regRLC_LBPW_CU_STAT 0x4cda |
|---|
| 6733 | #define regRLC_LBPW_CU_STAT_BASE_IDX 1 |
|---|
| 6734 | #define regRLC_DS_CNTL 0x4cdb |
|---|
| 6735 | #define regRLC_DS_CNTL_BASE_IDX 1 |
|---|
| 6736 | #define regRLC_GPM_INT_STAT_TH0 0x4cdc |
|---|
| 6737 | #define regRLC_GPM_INT_STAT_TH0_BASE_IDX 1 |
|---|
| 6738 | #define regRLC_GPM_GENERAL_13 0x4cdd |
|---|
| 6739 | #define regRLC_GPM_GENERAL_13_BASE_IDX 1 |
|---|
| 6740 | #define regRLC_GPM_GENERAL_14 0x4cde |
|---|
| 6741 | #define regRLC_GPM_GENERAL_14_BASE_IDX 1 |
|---|
| 6742 | #define regRLC_GPM_GENERAL_15 0x4cdf |
|---|
| 6743 | #define regRLC_GPM_GENERAL_15_BASE_IDX 1 |
|---|
| 6744 | #define regRLC_SPARE_INT_1 0x4ce0 |
|---|
| 6745 | #define regRLC_SPARE_INT_1_BASE_IDX 1 |
|---|
| 6746 | #define regRLC_RLCV_SPARE_INT_1 0x4ce1 |
|---|
| 6747 | #define regRLC_RLCV_SPARE_INT_1_BASE_IDX 1 |
|---|
| 6748 | #define regRLC_SEMAPHORE_2 0x4ce3 |
|---|
| 6749 | #define regRLC_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 6750 | #define regRLC_SEMAPHORE_3 0x4ce4 |
|---|
| 6751 | #define regRLC_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 6752 | #define regRLC_SMU_ARGUMENT_3 0x4ce5 |
|---|
| 6753 | #define regRLC_SMU_ARGUMENT_3_BASE_IDX 1 |
|---|
| 6754 | #define regRLC_SMU_ARGUMENT_4 0x4ce6 |
|---|
| 6755 | #define regRLC_SMU_ARGUMENT_4_BASE_IDX 1 |
|---|
| 6756 | #define regRLC_GPU_CLOCK_COUNT_LSB_1 0x4ce8 |
|---|
| 6757 | #define regRLC_GPU_CLOCK_COUNT_LSB_1_BASE_IDX 1 |
|---|
| 6758 | #define regRLC_GPU_CLOCK_COUNT_MSB_1 0x4ce9 |
|---|
| 6759 | #define regRLC_GPU_CLOCK_COUNT_MSB_1_BASE_IDX 1 |
|---|
| 6760 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1 0x4cea |
|---|
| 6761 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1_BASE_IDX 1 |
|---|
| 6762 | #define regRLC_GPU_CLOCK_COUNT_LSB_2 0x4ceb |
|---|
| 6763 | #define regRLC_GPU_CLOCK_COUNT_LSB_2_BASE_IDX 1 |
|---|
| 6764 | #define regRLC_GPU_CLOCK_COUNT_MSB_2 0x4cec |
|---|
| 6765 | #define regRLC_GPU_CLOCK_COUNT_MSB_2_BASE_IDX 1 |
|---|
| 6766 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2 0x4cef |
|---|
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|---|
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| 6997 | #define regCGTT_SPI_PS_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 6999 | #define regCGTT_SPIS_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 7001 | #define regCGTX_SPI_DEBUG_CLK_CTRL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 7067 | #define regCGTT_TCPF_CLK_CTRL_BASE_IDX 1 |
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|---|
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|---|
| 7070 | // addressBlock: xcd0_gc_hypdec |
|---|
| 7071 | // base address: 0x3e000 |
|---|
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|---|
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|---|
| 7081 | #define regCP_HYP_ME_UCODE_ADDR_BASE_IDX 1 |
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|---|
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|---|
| 7085 | #define regCP_ME_RAM_WADDR_BASE_IDX 1 |
|---|
| 7086 | #define regCP_HYP_ME_UCODE_DATA 0x5817 |
|---|
| 7087 | #define regCP_HYP_ME_UCODE_DATA_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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| 7096 | #define regCP_HYP_CE_UCODE_DATA 0x5819 |
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|---|
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|---|
| 7101 | #define regCP_MEC_ME1_UCODE_ADDR_BASE_IDX 1 |
|---|
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|---|
| 7103 | #define regCP_HYP_MEC1_UCODE_DATA_BASE_IDX 1 |
|---|
| 7104 | #define regCP_MEC_ME1_UCODE_DATA 0x581b |
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|---|
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|---|
| 7107 | #define regCP_HYP_MEC2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 7108 | #define regCP_MEC_ME2_UCODE_ADDR 0x581c |
|---|
| 7109 | #define regCP_MEC_ME2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 7110 | #define regCP_HYP_MEC2_UCODE_DATA 0x581d |
|---|
| 7111 | #define regCP_HYP_MEC2_UCODE_DATA_BASE_IDX 1 |
|---|
| 7112 | #define regCP_MEC_ME2_UCODE_DATA 0x581d |
|---|
| 7113 | #define regCP_MEC_ME2_UCODE_DATA_BASE_IDX 1 |
|---|
| 7114 | #define regCP_HYP_PFP_UCODE_CHKSUM 0x581e |
|---|
| 7115 | #define regCP_HYP_PFP_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 7116 | #define regCP_HYP_CE_UCODE_CHKSUM 0x581f |
|---|
| 7117 | #define regCP_HYP_CE_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 7118 | #define regCP_HYP_ME_UCODE_CHKSUM 0x5820 |
|---|
| 7119 | #define regCP_HYP_ME_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 7120 | #define regCP_HYP_MEC_ME1_UCODE_CHKSUM 0x5821 |
|---|
| 7121 | #define regCP_HYP_MEC_ME1_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 7122 | #define regCP_HYP_MEC_ME2_UCODE_CHKSUM 0x5822 |
|---|
| 7123 | #define regCP_HYP_MEC_ME2_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 7124 | #define regCP_HYP_XCP_CTL 0x5828 |
|---|
| 7125 | #define regCP_HYP_XCP_CTL_BASE_IDX 1 |
|---|
| 7126 | #define regRLC_GPM_UCODE_ADDR 0x583c |
|---|
| 7127 | #define regRLC_GPM_UCODE_ADDR_BASE_IDX 1 |
|---|
| 7128 | #define regRLC_GPM_UCODE_DATA 0x583d |
|---|
| 7129 | #define regRLC_GPM_UCODE_DATA_BASE_IDX 1 |
|---|
| 7130 | #define regGRBM_GFX_INDEX_SR_SELECT 0x5a00 |
|---|
| 7131 | #define regGRBM_GFX_INDEX_SR_SELECT_BASE_IDX 1 |
|---|
| 7132 | #define regGRBM_GFX_INDEX_SR_DATA 0x5a01 |
|---|
| 7133 | #define regGRBM_GFX_INDEX_SR_DATA_BASE_IDX 1 |
|---|
| 7134 | #define regGRBM_GFX_CNTL_SR_SELECT 0x5a02 |
|---|
| 7135 | #define regGRBM_GFX_CNTL_SR_SELECT_BASE_IDX 1 |
|---|
| 7136 | #define regGRBM_GFX_CNTL_SR_DATA 0x5a03 |
|---|
| 7137 | #define regGRBM_GFX_CNTL_SR_DATA_BASE_IDX 1 |
|---|
| 7138 | #define regGRBM_MCM_ADDR 0x5a07 |
|---|
| 7139 | #define regGRBM_MCM_ADDR_BASE_IDX 1 |
|---|
| 7140 | #define regRLC_GPU_IOV_VF_ENABLE 0x5b00 |
|---|
| 7141 | #define regRLC_GPU_IOV_VF_ENABLE_BASE_IDX 1 |
|---|
| 7142 | #define regRLC_GPU_IOV_CFG_REG6 0x5b06 |
|---|
| 7143 | #define regRLC_GPU_IOV_CFG_REG6_BASE_IDX 1 |
|---|
| 7144 | #define regRLC_GPU_IOV_CFG_REG8 0x5b20 |
|---|
| 7145 | #define regRLC_GPU_IOV_CFG_REG8_BASE_IDX 1 |
|---|
| 7146 | #define regRLC_RLCV_TIMER_INT_0 0x5b25 |
|---|
| 7147 | #define regRLC_RLCV_TIMER_INT_0_BASE_IDX 1 |
|---|
| 7148 | #define regRLC_RLCV_TIMER_CTRL 0x5b26 |
|---|
| 7149 | #define regRLC_RLCV_TIMER_CTRL_BASE_IDX 1 |
|---|
| 7150 | #define regRLC_RLCV_TIMER_STAT 0x5b27 |
|---|
| 7151 | #define regRLC_RLCV_TIMER_STAT_BASE_IDX 1 |
|---|
| 7152 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS 0x5b2a |
|---|
| 7153 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_BASE_IDX 1 |
|---|
| 7154 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET 0x5b2b |
|---|
| 7155 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET_BASE_IDX 1 |
|---|
| 7156 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR 0x5b2c |
|---|
| 7157 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR_BASE_IDX 1 |
|---|
| 7158 | #define regRLC_GPU_IOV_VF_MASK 0x5b2d |
|---|
| 7159 | #define regRLC_GPU_IOV_VF_MASK_BASE_IDX 1 |
|---|
| 7160 | #define regRLC_HYP_SEMAPHORE_0 0x5b2e |
|---|
| 7161 | #define regRLC_HYP_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 7162 | #define regRLC_HYP_SEMAPHORE_1 0x5b2f |
|---|
| 7163 | #define regRLC_HYP_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 7164 | #define regRLC_CLK_CNTL 0x5b31 |
|---|
| 7165 | #define regRLC_CLK_CNTL_BASE_IDX 1 |
|---|
| 7166 | #define regRLC_GPU_IOV_SCH_BLOCK 0x5b34 |
|---|
| 7167 | #define regRLC_GPU_IOV_SCH_BLOCK_BASE_IDX 1 |
|---|
| 7168 | #define regRLC_GPU_IOV_CFG_REG1 0x5b35 |
|---|
| 7169 | #define regRLC_GPU_IOV_CFG_REG1_BASE_IDX 1 |
|---|
| 7170 | #define regRLC_GPU_IOV_CFG_REG2 0x5b36 |
|---|
| 7171 | #define regRLC_GPU_IOV_CFG_REG2_BASE_IDX 1 |
|---|
| 7172 | #define regRLC_GPU_IOV_VM_BUSY_STATUS 0x5b37 |
|---|
| 7173 | #define regRLC_GPU_IOV_VM_BUSY_STATUS_BASE_IDX 1 |
|---|
| 7174 | #define regRLC_GPU_IOV_SCH_0 0x5b38 |
|---|
| 7175 | #define regRLC_GPU_IOV_SCH_0_BASE_IDX 1 |
|---|
| 7176 | #define regRLC_GPU_IOV_ACTIVE_FCN_ID 0x5b39 |
|---|
| 7177 | #define regRLC_GPU_IOV_ACTIVE_FCN_ID_BASE_IDX 1 |
|---|
| 7178 | #define regRLC_GPU_IOV_SCH_3 0x5b3a |
|---|
| 7179 | #define regRLC_GPU_IOV_SCH_3_BASE_IDX 1 |
|---|
| 7180 | #define regRLC_GPU_IOV_SCH_1 0x5b3b |
|---|
| 7181 | #define regRLC_GPU_IOV_SCH_1_BASE_IDX 1 |
|---|
| 7182 | #define regRLC_GPU_IOV_SCH_2 0x5b3c |
|---|
| 7183 | #define regRLC_GPU_IOV_SCH_2_BASE_IDX 1 |
|---|
| 7184 | #define regRLC_GPU_IOV_INT_STAT 0x5b3f |
|---|
| 7185 | #define regRLC_GPU_IOV_INT_STAT_BASE_IDX 1 |
|---|
| 7186 | #define regRLC_RLCV_TIMER_INT_1 0x5b40 |
|---|
| 7187 | #define regRLC_RLCV_TIMER_INT_1_BASE_IDX 1 |
|---|
| 7188 | #define regRLC_GPU_IOV_UCODE_ADDR 0x5b42 |
|---|
| 7189 | #define regRLC_GPU_IOV_UCODE_ADDR_BASE_IDX 1 |
|---|
| 7190 | #define regRLC_GPU_IOV_UCODE_DATA 0x5b43 |
|---|
| 7191 | #define regRLC_GPU_IOV_UCODE_DATA_BASE_IDX 1 |
|---|
| 7192 | #define regRLC_GPU_IOV_SCRATCH_ADDR 0x5b44 |
|---|
| 7193 | #define regRLC_GPU_IOV_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 7194 | #define regRLC_GPU_IOV_SCRATCH_DATA 0x5b45 |
|---|
| 7195 | #define regRLC_GPU_IOV_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 7196 | #define regRLC_GPU_IOV_F32_CNTL 0x5b46 |
|---|
| 7197 | #define regRLC_GPU_IOV_F32_CNTL_BASE_IDX 1 |
|---|
| 7198 | #define regRLC_GPU_IOV_F32_RESET 0x5b47 |
|---|
| 7199 | #define regRLC_GPU_IOV_F32_RESET_BASE_IDX 1 |
|---|
| 7200 | #define regRLC_GPU_IOV_SDMA0_STATUS 0x5b48 |
|---|
| 7201 | #define regRLC_GPU_IOV_SDMA0_STATUS_BASE_IDX 1 |
|---|
| 7202 | #define regRLC_GPU_IOV_SDMA1_STATUS 0x5b49 |
|---|
| 7203 | #define regRLC_GPU_IOV_SDMA1_STATUS_BASE_IDX 1 |
|---|
| 7204 | #define regRLC_GPU_IOV_SMU_RESPONSE 0x5b4a |
|---|
| 7205 | #define regRLC_GPU_IOV_SMU_RESPONSE_BASE_IDX 1 |
|---|
| 7206 | #define regRLC_GPU_IOV_VIRT_RESET_REQ 0x5b4c |
|---|
| 7207 | #define regRLC_GPU_IOV_VIRT_RESET_REQ_BASE_IDX 1 |
|---|
| 7208 | #define regRLC_GPU_IOV_RLC_RESPONSE 0x5b4d |
|---|
| 7209 | #define regRLC_GPU_IOV_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 7210 | #define regRLC_GPU_IOV_INT_DISABLE 0x5b4e |
|---|
| 7211 | #define regRLC_GPU_IOV_INT_DISABLE_BASE_IDX 1 |
|---|
| 7212 | #define regRLC_GPU_IOV_INT_FORCE 0x5b4f |
|---|
| 7213 | #define regRLC_GPU_IOV_INT_FORCE_BASE_IDX 1 |
|---|
| 7214 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS 0x5b50 |
|---|
| 7215 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS_BASE_IDX 1 |
|---|
| 7216 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS 0x5b51 |
|---|
| 7217 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS_BASE_IDX 1 |
|---|
| 7218 | #define regRLC_HYP_SEMAPHORE_2 0x5b52 |
|---|
| 7219 | #define regRLC_HYP_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 7220 | #define regRLC_HYP_SEMAPHORE_3 0x5b53 |
|---|
| 7221 | #define regRLC_HYP_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 7222 | #define regRLC_GPU_IOV_SDMA2_STATUS 0x5b54 |
|---|
| 7223 | #define regRLC_GPU_IOV_SDMA2_STATUS_BASE_IDX 1 |
|---|
| 7224 | #define regRLC_GPU_IOV_SDMA3_STATUS 0x5b55 |
|---|
| 7225 | #define regRLC_GPU_IOV_SDMA3_STATUS_BASE_IDX 1 |
|---|
| 7226 | #define regRLC_GPU_IOV_SDMA4_STATUS 0x5b56 |
|---|
| 7227 | #define regRLC_GPU_IOV_SDMA4_STATUS_BASE_IDX 1 |
|---|
| 7228 | #define regRLC_GPU_IOV_SDMA5_STATUS 0x5b57 |
|---|
| 7229 | #define regRLC_GPU_IOV_SDMA5_STATUS_BASE_IDX 1 |
|---|
| 7230 | #define regRLC_GPU_IOV_SDMA6_STATUS 0x5b58 |
|---|
| 7231 | #define regRLC_GPU_IOV_SDMA6_STATUS_BASE_IDX 1 |
|---|
| 7232 | #define regRLC_GPU_IOV_SDMA7_STATUS 0x5b59 |
|---|
| 7233 | #define regRLC_GPU_IOV_SDMA7_STATUS_BASE_IDX 1 |
|---|
| 7234 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS 0x5b5a |
|---|
| 7235 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS_BASE_IDX 1 |
|---|
| 7236 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS 0x5b5b |
|---|
| 7237 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS_BASE_IDX 1 |
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| 7239 | #define regRLC_GPU_IOV_SDMA4_BUSY_STATUS_BASE_IDX 1 |
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| 7241 | #define regRLC_GPU_IOV_SDMA5_BUSY_STATUS_BASE_IDX 1 |
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| 7245 | #define regRLC_GPU_IOV_SDMA7_BUSY_STATUS_BASE_IDX 1 |
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| 7281 | #define regMC_VM_FB_SIZE_OFFSET_VF15_BASE_IDX 1 |
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| 7335 | #define regVM_IOMMU_PERFORMANCE_OPTIMIZATION_CONTROL_REGISTER_BASE_IDX 1 |
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| 7343 | #define regVM_PCIE_ATS_CNTL_VF_2_BASE_IDX 1 |
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| 7344 | #define regVM_PCIE_ATS_CNTL_VF_3 0x5aaf |
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| 7345 | #define regVM_PCIE_ATS_CNTL_VF_3_BASE_IDX 1 |
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| 7347 | #define regVM_PCIE_ATS_CNTL_VF_4_BASE_IDX 1 |
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| 7349 | #define regVM_PCIE_ATS_CNTL_VF_5_BASE_IDX 1 |
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|---|
| 7351 | #define regVM_PCIE_ATS_CNTL_VF_6_BASE_IDX 1 |
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| 7353 | #define regVM_PCIE_ATS_CNTL_VF_7_BASE_IDX 1 |
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| 7355 | #define regVM_PCIE_ATS_CNTL_VF_8_BASE_IDX 1 |
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| 7359 | #define regVM_PCIE_ATS_CNTL_VF_10_BASE_IDX 1 |
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| 7361 | #define regVM_PCIE_ATS_CNTL_VF_11_BASE_IDX 1 |
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| 7363 | #define regVM_PCIE_ATS_CNTL_VF_12_BASE_IDX 1 |
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| 7365 | #define regVM_PCIE_ATS_CNTL_VF_13_BASE_IDX 1 |
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| 7371 | #define regMC_SHARED_ACTIVE_FCN_ID_BASE_IDX 1 |
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| 7373 | #define regMC_VM_XGMI_GPUIOV_ENABLE_BASE_IDX 1 |
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| 7375 | |
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| 7376 | // addressBlock: xcd0_gc_pspdec |
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| 7385 | #define regGRBM_SEC_CNTL_BASE_IDX 1 |
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| 7399 | #define regRLC_FWL_FIRST_VIOL_ADDR_BASE_IDX 1 |
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|---|
| 7402 | // addressBlock: sqind |
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|---|
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|---|
| 7448 | |
|---|
| 7449 | |
|---|
| 7450 | #endif |
|---|
| 7451 | |
|---|
